【深铭易购】资讯：台积电（TSMC）先进封装技术持续突破。8月11日，台积电副总经理何军表示，目前5.5倍光罩尺寸CoWoS（Chip on Wafer on Substrate）技术已经进入量产阶段，并在多家AI客户产品中实现超过98%的良率，部分产品良率甚至达到99%。

何军指出，台积电将持续保持每年推出先进封装新技术的节奏，预计到2029年进一步将CoWoS扩展至14倍光罩尺寸，以满足未来AI、高性能计算（HPC）等应用不断增长的芯片集成需求。

作为长期投入封装领域的技术负责人，何军表示，过去几年先进封装的发展速度远超预期，尤其是随着人工智能（AI）产业爆发，CoWoS技术逐渐成为半导体行业关注焦点。他笑称，如今自己的介绍已经变得简单：“我是那个做CoWoS的人（I'm the CoWoS guy）。”

面对AI芯片需求快速增长，台积电近三年来持续扩大CoWoS产能，产能规模几乎每年翻倍。目前，台积电已经拥有10座先进封装工厂，整体产能正在逐步接近客户需求。何军表示，目前产能“还没有完全满足市场需求，但已经非常接近”。

与此同时，先进封装业务也正在成为台积电利润增长的重要来源之一。何军表示，随着AI芯片持续推动高性能封装需求，先进封装技术对台积电整体业务贡献正在不断提升。

除了CoWoS之外，台积电另一项关键技术SoIC（System on Integrated Chips）混合键合技术也取得进展。何军透露，6微米混合键合间距技术已经于去年进入高量产阶段，预计2029年进一步缩小至4.5微米，并支持A14制程芯片之间的堆叠。

据介绍，SoIC技术能够提供超过50倍的互连密度，并实现约5倍能源效率提升，为未来3D芯片堆叠和先进计算应用提供重要技术支持。

何军进一步指出，Chiplet架构不仅能够突破传统光罩尺寸限制，还可以将模拟模块与计算模块分离，从而降低整体采用先进制程的成本。同时，台积电还利用算法进行晶粒（Die）匹配，根据不同芯片特性选择最适合组合，以提升封装后的性能表现和一致性。

他形容，Chiplet时代的先进封装就像一个全球化的“芯片配对平台”：客户提供复杂算法需求，台积电则通过全球制造与封装网络，为不同晶粒寻找最佳组合，并完成高效组装交付。

随着AI服务器、生成式AI和高性能计算市场持续增长，CoWoS与SoIC等先进封装技术正成为半导体产业竞争的核心领域。台积电持续扩大先进封装布局，也将进一步巩固其在AI芯片供应链中的关键地位。