【深铭易购】资讯：台积电计划于2025年下半年开始大规模生产使用其N2（2nm级）制造工艺的半导体。目前，台积电正加紧优化这一技术，力求降低可变性和缺陷密度，从而提升生产良率。台积电的一位员工近日透露，该团队已经成功将测试芯片的良率提高了6%，为客户节省了数十亿美元。

该员工自称Dr. Kim，但未透露是否针对SRAM测试芯片或逻辑测试芯片提高了良率。考虑到台积电计划于2025年1月开始提供2nm技术的多项目晶圆服务，因此提升实际芯片原型的良率可能尚未实现，且这类芯片将采用2nm工艺进行生产。

提高SRAM和逻辑测试芯片的良率对于台积电来说至关重要，因为它能大幅降低客户的成本，帮助客户通过更高的良率优化晶圆费用。

台积电的N2工艺将首次采用全栅（GAA）纳米片晶体管。这一创新技术有望显著降低功耗、提高性能，并增强晶体管密度。特别是，台积电的GAA纳米片晶体管不仅比现有的3nm FinFET晶体管更小，还通过改进静电控制和减少漏电现象，在保持性能的同时实现更高密度的SRAM位单元。其设计增强了阈值电压调节，从而确保了更高的可靠性，并支持进一步的小型化逻辑晶体管与SRAM单元。然而，台积电仍需积累经验，提升这种新型晶体管的生产良率。

根据预测，使用N2工艺制造的芯片在相同晶体管数量和频率下，其功耗将比N3E节点制造的芯片低25%~30%；在相同功率下，性能提升可达10%~15%；同时，晶体管密度将提高15%，而在N3E工艺下生产的半导体在相同速度和功率下的表现保持不变。

台积电预计将在2025年下半年（最有可能在2025年底）启动N2工艺的量产。为此，台积电将有充足时间进一步提高产量并降低缺陷密度，以确保其新工艺的成功应用。